🐦 推特SemiAnalysisCodex · 实盘不做把握 5/10不做原因:风险收益比不佳
北京时间·🕒 发布 09-04 22:03:02时区推断·⟳ 抓取 09-04 22:03:11·⚡ 决策 09-05 01:33:58 +3h30m·52.6 天前
SemiAnalysis称Intel Diamond Rapids放弃EMIB以获得统一内存访问并降低封装成本
这是可信行业账号的技术解读，但核心事实大多来自Hot Chips已披露架构，距离商业化较远，缺少订单、指引或可量化业绩增量；对Intel偏正面、对AMD偏负面但不足以形成短线正期望。
📄 原文SemiAnalysis@SemiAnalysis_↗ 原文
Why did Intel abandon EMIB for their 2027 Diamond Rapids CPU? Uniform Memory Access. All CPU cores in each CBB can acce…
不做 英特尔（INTC.US）
技术方向偏正面但非新订单、非指引、非量产性能验证，且底层架构已于Hot Chips公开，短线edge不足。
不做 超威半导体（AMD.US）
相对负面只来自架构拓扑比较，未构成核心业务受损、订单流失或指引下修，不满足做空强催化。
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研究档案
结论摘要
Intel官方Hot Chips材料已披露Diamond Rapids采用统一内存结构、UCIe-S、16通道内存和最高256核心；SemiAnalysis新增的是对EMIB取舍和AMD Venice NUMA劣势的解释。该信息改善Intel长期竞争叙事，但不是近端财务催化，且AMD负面仍停留在架构比较层面，因此回避。
消息传播链
- Intel官方在Hot Chips 2026材料中披露Diamond Rapids采用统一内存结构、Foveros Direct 3D、UCIe-S、16通道内存和最高256核心。
- 行业媒体报道Intel使用UCIe-S而非EMIB，并解释为长距离、低延迟和统一访问的取舍。
- SemiAnalysis将Intel放弃EMIB归因于统一内存访问、约30mm substrate布线需求，并指出相对AMD Venice NUMA设计的潜在优势。
关键理由
- Diamond Rapids的统一内存访问和UCIe-S设计若兑现，有助于Intel在高端服务器CPU中改善延迟、成本和封装产能利用。
- 官方资料已显示Diamond Rapids具备16通道内存、12800 MT/s、PCIe Gen6/CXL 3.0和UCIe-S，说明SemiAnalysis的技术链条有公开基础。
- 但现有销售基数为Intel/AMD数据中心CPU业务，新增可触达量仍取决于2027量产、性能基准和客户采购，当前未能量化收入或利润增量。
主要风险
- 该消息是二级技术解读且基于已公开会议材料，短线可能已被半导体投资者部分消化。
- AMD Venice的NUMA劣势需与核心数、性能、功耗、平台成本和客户验证综合比较，单一拓扑差异不足以证伪AMD服务器CPU逻辑。
反向证据
- 做多前查反向 · 来源 web · 日期 2026-08-24 · 影响 weakens
公开材料主要是架构与规格披露，未见客户订单、量产收入指引或性能基准足以支撑短线做多。
检索:Intel Diamond Rapids 2027 performance benchmarks customer orders revenue guidance risk 原文 ↗ - 做空前查反向 · 来源 web · 日期 2026-02-09 · 影响 weakens
SemiAnalysis此前亦认为AMD Venice核心、平台和企业市场仍有优势叙事，当前NUMA比较不是明确强空催化。
检索:AMD Venice NUMA design performance disadvantage Diamond Rapids SemiAnalysis 原文 ↗
先例如何影响了这次决策
对本次决策的影响:先例不足使本次不采用条件单表达，直接回避Intel多头和AMD空头。
方向:未找到足够同市场、同机制、同相位的高相似短线先例；服务器CPU架构细节披露通常需要性能基准、客户采用或指引变化才更可交易。
涨幅量级:缺少8-10分高相似先例，不能据此校准tp/sl幅度。
形态:本次更像技术叙事二次解读，存在见光后无交易反应或只影响长期相对估值的风险。
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原文全文
展开原文 · 642 字
Why did Intel abandon EMIB for their 2027 Diamond Rapids CPU?
Uniform Memory Access. All CPU cores in each CBB can access all 16 memory channels with a single hop. UCIe-S through the substrate was required to route signals underneath the near-IMH to the far-IMH with about 30mm of reach to achieve this.
In contrast AMD's Venice is a NUMA design. Half the memory channels are on a remote-IOD that require an extra hop for the cores in the CCD to access vs memory channels in the local-IOD.
As a bonus, Intel also saves on packaging cost without having to use EMIB, freeing up advanced packaging capacity for their external foundry customers
Uniform Memory Access. All CPU cores in each CBB can access all 16 memory channels with a single hop. UCIe-S through the substrate was required to route signals underneath the near-IMH to the far-IMH with about 30mm of reach to achieve this.
In contrast AMD's Venice is a NUMA design. Half the memory channels are on a remote-IOD that require an extra hop for the cores in the CCD to access vs memory channels in the local-IOD.
As a bonus, Intel also saves on packaging cost without having to use EMIB, freeing up advanced packaging capacity for their external foundry customers
决策记录链 · 只追加
每次领取产生一条记录,重新决策追加一条并以 supersedes 指向被替代的记录(ADR 0014)。
这条决策早于决策账本(2026-10-08 起逐条追加),没有追加记录。