Semiconductor EngineeringCodex · 实盘不做把握 8/10不做原因:标的无直接敞口
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Georgia Tech 与 Synopsys 发表 2nm M3D 6T SRAM 技术论文
本事件是早期技术论文发表，缺少商业化、订单、客户采用、授权收费或指引变化，无法建立对可交易标的的短线正期望。
📄 原文Semiconductor Engineering↗ 原文
M3D 6T SRAM With BEOL Pass-Gates at 2nm (Georgia Tech, Synopsys)
Researchers from Georgia Institute of Technology and Synopsys published a technical paper titled “A Process-Aware Hybri…
不做 Synopsys（SNPS.US）
技术论文不是订单、客户采用或指引变化，无法量化对 Synopsys 收入和估值的短线增量。
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研究档案
结论摘要
论文指标本身体现 2nm SRAM 结构研究进展，但从技术论文到 Synopsys 收入、半导体设备材料订单或晶圆厂量产采用之间仍缺少关键商业证据；当前事实不足以支持方向性交易。
关键理由
- 技术指标改善属于研发进展，不等于客户采购、产品收入或量产导入。
- Synopsys 的核心可交易变量通常来自 EDA/IP 订单、AI 设计需求、并购和财务指引，单篇合作论文对短线业绩弹性很弱。
- 未披露任何订单金额、商业合同、客户 tape-out、授权收入或产线采用，无法量化增量。
主要风险
- 若后续晶圆厂或大客户确认将该 SRAM 方案纳入 2nm 量产平台，事件性质需重新评估。
反向证据
- 做多前查反向 · 来源 filing · 日期 2026-08-30 · 影响 invalidates
正文仅披露技术论文、结构方案和指标改善，未披露商业化或收入增量。
检索:事件正文是否披露订单、客户采用、量产导入、授权收入或财务指引变化 原文 ↗
先例如何影响了这次决策
对本次决策的影响:先例不足与商业证据缺失共同压低可交易性，最终不做。
方向:没有进入量化权衡的高相似先例；学术论文型技术进展通常需要后续客户采用或商业合同才具备交易性。
涨幅量级:缺少可比的同市场、同机制、同商业阶段先例，不能据此校准涨幅。
形态:本事件不是订单、获批、量产或指引上调，先例不足不支持给出交易幅度。
原文全文
展开原文 · 896 字
Researchers from Georgia Institute of Technology and Synopsys published a technical paper titled “A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node.”
Abstract Excerpt: The paper proposes “a monolithic-3D (M3D) 6T SRAM at the 2nm node” that integrates BEOL IGO pass-gates with an all-silicon nanosheet latch, buried power rails, and Ru interconnects. It also reports that the resulting cell “achieves a 25% footprint reduction” versus a high-performance silicon baseline and reduces write delay by 42.2% at the subarray level.
Find the technical paper here. August 2026.
Wang, Po-Chuan, Dongwon Jang, Eknath Sarkar, Alexei Svizhenko, Md. Nahid Haque Shazon, Piyush Kumar, Suman Datta, and Azad Naeemi. “A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node.” arXiv, August 2026. https://doi.org/10.48550/arXiv.2608.22741.
Abstract Excerpt: The paper proposes “a monolithic-3D (M3D) 6T SRAM at the 2nm node” that integrates BEOL IGO pass-gates with an all-silicon nanosheet latch, buried power rails, and Ru interconnects. It also reports that the resulting cell “achieves a 25% footprint reduction” versus a high-performance silicon baseline and reduces write delay by 42.2% at the subarray level.
Find the technical paper here. August 2026.
Wang, Po-Chuan, Dongwon Jang, Eknath Sarkar, Alexei Svizhenko, Md. Nahid Haque Shazon, Piyush Kumar, Suman Datta, and Azad Naeemi. “A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node.” arXiv, August 2026. https://doi.org/10.48550/arXiv.2608.22741.
决策记录链 · 只追加
每次领取产生一条记录,重新决策追加一条并以 supersedes 指向被替代的记录(ADR 0014)。
这条决策早于决策账本(2026-10-08 起逐条追加),没有追加记录。