台积电计划自2030年起导入High-NA EUV，并推动2031年试产及2033年量产

雖然這幾年來，晶圓代工龍頭台積電一直極力避免公開評論其採用高數值孔徑極紫外光（High-NA EUV）顯影技術的計劃。主要原因在於台積電的研發團隊過去具備優秀的技術，能在不使用這台高達 4 億美元昂貴曝光機的情況下，持續推進半導體製程技術。然而，台積電無法永遠依賴現有的低數值孔徑（Low-NA）EUV 系統，因此由董事長魏哲家在聲明中正式宣布，計劃自2030年起開始導入High-NA EUV技術。
儘管台積電並未正式透露哪一個製程技術將率先採用High-NA EUV，但從 2030 年這個關鍵的時間點來看，業界已能根據技術路線圖推測出明確的候選製程。根據台積電現有的技術路線，其策略將製程分為兩大類，包括每年更新的客戶導向節點（如 N2、N2P、N2X、A14、A13），以及大約每兩年更新一次的高性能節點（例如 2027 年的 A16、2029 年的 A12）。台積電先前已確認，將於 2029 年推出的A12與A13製程，會繼續依賴傳統的低數值孔徑（Low-NA）EUV顯影技術。
而由於 A13 製程僅是 A14 製程的光學縮小版（僅提升約 6% 的電晶體密度），因此其在 2030 年的後續製程，勢必得提供更顯著的晶圓密度與效能增益。因此，A13的繼任者，不論最終命名為A11或A10都將是首批在最關鍵圖案層（critical layers）採用High-NA EUV曝光機的最強候選製程。此外，A10/A11預期除了可能採用 High-NA EUV 顯影外，也預計將導入台積電的第三代奈米片環繞閘極（nanosheet GAA）電晶體架構，以達成大幅提升電晶體密度、性能並降低功耗的目標。
台積電先前曾經指出，隨著電晶體架構日益複雜，先進製程面臨更大的技術挑戰，預期未來使用High-NA EUV處理的曝光層數也將隨之逐漸增加。這項技術在未來的先進製程中，預期將應用於更複雜的環繞閘極（GAA）電晶體設計，以及隨後更具革命性的互補式場效電晶體（CFET）架構。
在量產規劃與硬體路線上，台積電計劃在2030年首度採用傳統的6×6英吋光罩，將 High-NA EUV 系統投入高產量量產。然而，High-NA EUV 雖然能達到 8 奈米的單次曝光解析度（優於現行 Low-NA EUV 系統的 13 奈米解析度），但當使用傳統的 6×6 英吋光罩時，其曝光視野（exposure field）僅有 Low-NA 曝光機的一半。這會給製造超大型晶片（例如用於 AI 的巨大晶片）帶來極大挑戰。晶片製造商必須拼貼多個曝光野，或者改用多小晶片（multi-chiplet）設計，但這兩者都會帶來生產力下降與功耗增加等考驗。
為了克服 6×6 英吋光罩的限制，台積電與ASML密切合作，為6×12英吋光罩的轉換鋪路。台積電預計將於2031年建立一條使用6×12英吋光罩的試產線，並以在2033年將6×12英吋High-NA顯影系統全面導入先進製程量產為最終目標。
而這項光罩尺寸的變革並非易事，因為它涉及從電子設計自動化（EDA）軟體、光罩製造與寫入工具，到光罩傳送系統等整條半導體產業鏈的重構。不過，ASML 總裁暨執行長 Christophe Fouquet 對此轉型持樂觀態度，並表示此舉獲得了台積電、英特爾（Intel）及三星（Samsung）等業界龍頭的強力支持。如此，預期將能夠加順利且快速地推進新技術的使用。
(首圖來源：shutterstock)